Numer: 11/2011 Str. 145
Autorzy: Grzegorz Bazydło , Marian Adamski :
Tytuł: Specyfikacja hierarchicznej maszyny stanów UML 2.4 i jej automatyczna implementacja w języku Verilog
Streszczenie: W artykule przedstawiono autorską metodę syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML 2.4. Opisano podzbiór UML wybrany do jednoznacznej, graficznej specyfikacji sterowników logicznych ze szczególnym uwzględnieniem przejść bezwarunkowych, stanów końcowych oraz przejść automatycznych (zakończeniowych). Metoda syntezy została zaimplementowana w systemie U2V umożliwiającym automatyczną implementację w języku opisu sprzętu Verilog.
Słowa kluczowe: UML, maszyna stanowa, Verilog, FPGA.