Numer: 11a/2010 Str. 59
Autorzy: Andrzej Pfitzner , Michał Staniewski , Michał Strzyga :
Tytuł: Studium wykonalności złączowego tranzystora polowego o geometrii wertykalno-szczelinowej (JVeSFET)
Streszczenie: Streszczenie. W pracy przedstawiono oparte na symulacjach stałoprądowych studium wykonalności tranzystora polowego złączowego o głęboko submikrometrowych wymiarach, spełniającego wymagania ekstremalnej regularności layoutu wg zaproponowanej przez W. Malego [4] koncepcji pionowej szczelinowej geometrii układow scalonych VeSTIC. Taki symetryczny dwubramkowy JVeSFET proponowany jest do integracji w SoC.
Słowa kluczowe: JFET, wertykalna szczelinowa geometria układów scalonych, JVeSFET