No/VOL: 01/2010 Page no. 212
Authors: Marek Węgrzyn :
Title: Modelowanie sieci Petriego w języku VHDL
Abstract: Sieć Petriego dobrze nadaje się do modelowania współbieżnych układów cyfrowych, w szczególności do układów sterowania. W celu szybkiego prototypowania takich układów przygotowywane są odpowiadające im modele w językach opisu sprzętu. Opracowywane modele wykorzystywane są zarówno do celów symulacji, jak i syntezy. Implementacja odbywa się z wykorzystaniem programowalnych matryc bramkowych FPGA. Do aktualnie stosowanych języków HDL zalicza się VHDL i Verilog. W przeglądowym artykule przedstawiono sposoby modelowania sieci Petriego w języku VHDL.
Key words: Sterownik logiczny, sieci Petriego, modelowanie, synteza, VHDL, FPGA.